Vortragsprogramm/2011/Aufbau und Nutzung von FPGAs/1234

gibt 1234 auf dem Display aus

`timescale 1ns / 1ps
module test5(clk, ziffer, ziffer_on);

    input clk;

    output [6:0] ziffer;
	 output [0:3] ziffer_on;
	

display disp1(clk, 4'd1, 4'd2,4'd3, 4'd4, ziffer, ziffer_on);


endmodule