Vortragsprogramm/2011/Aufbau und Nutzung von FPGAs/entprellen: Unterschied zwischen den Versionen
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(kein Unterschied)
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Aktuelle Version vom 8. April 2014, 01:24 Uhr
Dieses Modul entprellt eine Taste
`timescale 1ns / 1ps
module debounce(clk, in, out);
input clk;
input in;
output reg out;
reg signed [5:0]counter = 0;
reg in2;
always @ (posedge clk) begin
if (in2 == 1) begin
if (counter != 6)
counter <= counter + 1;
end
else
if (counter != 0)
counter <= counter - 1;
if (counter == 6)
out <= 1;
else
if (counter == 0)
out <= 0;
end
always @ (posedge clk)
in2 <= in;
endmodule